Verilog代码覆盖工具 Covered
- 授权协议: 未知
- 开发语言: C/C++
- 操作系统: 跨平台
- 软件首页: http://covered.sourceforge.net/
- 软件文档: http://covered.sourceforge.net/user/index.html
软件介绍
Covered 是一个Verilog代码覆盖工具，它读取的Verilog设计和生成的光碟/ LXT从设计转储文件并生成一个覆盖文件，可以合并的文件或其他保险用于创建报告的报道。涵盖还包含图形用户界面覆盖报告的效用，在一个覆盖读取文件以允 许交互式报道发现。由测量范围涵盖领域包括：行，切换，内存，组合逻辑，FSM 状态和状态转换以及断言覆盖。
Verilog HDL是一種硬體描述語言（hardware description language），為了製作數位電路而用來描述ASICs和FPGA的設計之用。Verilog 的設計者想要以 C 程式語言為基礎設計一種語言，可以使工程師比較容易學習。
Verilog 是由en:Gateway Design Automation公司於大約1984年開始發展。Gateway Design Automation公司後來被 Cadence Design Systems於1990年所購併。現在 Cadence 對於 Gateway 公司的 Verilog 和 Verilog-XL 模擬器擁有全部的財產權。
计算机程序设计艺术（第1卷）
[美] 唐纳德·E. 克努特 / 苏运霖 / 国防工业出版社 / 2002-9 / 98.00元
7卷本《计算机程序设计艺术》的第1卷以基本的程序设计概念和技术开始，然后专注于信息结构——计算机内部信息的表示、数据元素之间的结构关系以及如何有效地处理它们，给出了对于模拟、数值方法、符号计算、软件和系统设计的初等应用。书中附有大量习题和答案，标明了难易程序及数学概念的使用。 此新版本增加了几十项简单且重要的算法和技术，并对有关数学预备知识作了大量修改以适应现时研究的趋势。一起来看看 《计算机程序设计艺术（第1卷）》 这本书的介绍吧!
